面向處理器功能驗證的硬件化System Verilog斷言設計

摘要： 功能驗證在處理器芯片開發(fā)流程中所占用的時間超過70%，因此優(yōu)化提升功能驗證環(huán)節(jié)的效率非常必要.軟件仿真等傳統(tǒng)驗證方法提供了包括斷言等多種驗證機制，以提升驗證的細粒度可見性和自檢查能力，但是軟件仿真運行速度較慢，在高效性方面有明顯不足.基于FPGA的硬件原型驗證方法能極大地加速驗證性能，但其調(diào)試能力較弱，雖能快速發(fā)現(xiàn)漏洞，但難以定位漏洞出現(xiàn)的具體位置和根本原因，存在有效性不足難題... （共14頁）