機(jī)器學(xué)習(xí)輔助微架構(gòu)功耗建模和設(shè)計空間探索綜述

摘要： 微架構(gòu)設(shè)計是處理器開發(fā)的關(guān)鍵階段，處在整個設(shè)計流程的上游，直接影響性能、功耗、成本等核心設(shè)計指標(biāo).在過去的數(shù)十年中，新的微架構(gòu)設(shè)計方案，結(jié)合半導(dǎo)體制造工藝的進(jìn)步，使得新一代處理器能夠?qū)崿F(xiàn)更高的性能和更低的功耗、成本.然而，隨著集成電路發(fā)展至“后摩爾時代”，半導(dǎo)體工藝演進(jìn)所帶來的紅利愈發(fā)有限，功耗問題已成為高能效處理器設(shè)計的主要挑戰(zhàn).與此同時，現(xiàn)代處理器的架構(gòu)愈發(fā)復(fù)雜、設(shè)計空間愈... （共19頁）