RISC-V指令集子集RV32I的譯碼電路設計與優(yōu)化

摘要： 面向RISC-V處理器五級流水線數(shù)據(jù)通路，設計了基于FPGA的RISC-V指令集子集RV32I的指令譯碼電路。電路分為主譯碼電路和程序計數(shù)器輸入選擇(PCSel)譯碼電路，使用Verilog HDL編程設計，并進行了系列優(yōu)化:使用時序約束工具分析時序狀態(tài)，設定約束后對電路進行綜合，降低電路延遲;利用無關項化簡組合邏輯，減少模塊輸入輸出項，減少電路級聯(lián);構建獨立的32位串并行數(shù)值... （共6頁）